英特尔:意大利建Chiplet工厂

来源:内容由半导体行业观察(ID:icbank)

编译自eenewsanalog

据路透社报道,芯片制造商英特尔和意大利政府已选择意大利北部维罗纳附近的维加西奥作为价值 45 亿欧元的chiplet组装厂的选址。

预计罗马政府将通过向英特尔提供公共资金和关于劳动力和能源成本的特殊条款来提供高达 40% 的投资。组装厂的运营预计将在 2025 年至 2027 年之间的某个时间点开始。

几个月来,英特尔一直在与意大利政府就一项将直接创造 1500 个工作岗位并在供应链中创造 3500 个工作岗位的协议进行谈判。

chiplet组装是指从多个芯片制造组件,以便每个都可以在最适合其功能的半导体工艺中制造。这将允许存储器、数字逻辑、模拟、RF 和 I/O 电路以 3D 排列方式组装。然而,这种新颖的制造方式主要用于高性能计算,尚未成为主流。随着标准化程度的提高,它可能开始在汽车和工业电子等领域得到应用。

此举是英特尔承诺未来几年在欧洲投资 800 亿欧元(约合 800 亿美元)的一部分。该公司已承诺斥资 170 亿欧元在德国马格德堡建造两座晶圆厂,以对其在爱尔兰莱克斯利普的现有晶圆厂进行大量投资,并正在收购与意法半导体共享晶圆厂的 Tower Semiconductor。

路透社称,Vigasio 是两个候选地址中的首选。另一个位于皮埃蒙特地区西北部。Vigasio 的优势之一是它与德国马格德堡的公路和铁路连接良好。报告称,他们已考虑在伦巴第大区、普利亚大区和西西里岛进行其他选址。

英特尔眼里的Chiplet未来

这是基于英特尔关于Meteor Lake及其客户端策略的 Hot Chips 34 演讲的第二篇文章。我们已经介绍了 Meteor Lake,所以这将是一篇关于分类未来的更大的文章。毫无疑问,这是芯片设计的新时代。

在 Hot Chips 34 (2022) 上,英特尔讨论了其从为当今大部分细分市场生产的单片芯片到分类未来的历程。

英特尔联合封装芯片已有一段时间了。英特尔 Ponte Vecchio可能是该公司将 47 个不同的tile集成在一个封装中的最佳示例。目前,高端 GPU 可能支持这一点,但在 ASP 低得多的客户端空间中也可能过于复杂。

自从英特尔开始公开采用平铺方法以来,英特尔在消息传递方面一直保持一致的一项内容是,不同的晶体管在不同的工艺上以最佳方式工作。转向tile允许英特尔匹配晶体管类型以进行处理。

英特尔还拥有一条跨越 2D 技术和 3D 技术的封装线,例如其 Foveros 线。

在tile中制造消费类设备的部分挑战是英特尔需要大规模制造。这意味着英特尔需要有一个实施成本相对较低的工艺。Foveros 是英特尔在其大部分下一代产品组合中使用的一系列技术。

英特尔有许多代的 Foveros 技术,他们自2018 年架构日讨论以来一直在讨论组合个技术的发展。

下一代为连接提供了更高的密度,但也降低了通过位的功耗。这一点至关重要,因为在多芯片解决方案中,每比特传输的功率(通常表示为 pJ/bit)可能是一笔巨大的成本。省电传输数据是可以重新用于工作的电源。在现代系统中,我们经常会听到这样的轶事,即通过系统移动数据的能力大于用于做有用工作的能力。

虽然 Ponte Vecchio 是我们所看到的处理器的当前高水位线,但英特尔正在为其客户端芯片转向类似但按比例缩小的方法。

虽然我们已经介绍了 Meteor Lake,但我们将使用幻灯片作为正在发生的事情的示例。

英特尔有一个基础tile,可将电源和数据连接传送到上面工作的tile。

通过更改为使用此基础芯片的平铺方法,需要权衡取舍。人们提到的第一个是成本。英特尔表示,添加基础裸片的成本被能够使用与最高效工艺对齐的较小裸片所节省的成本所抵消。在 CPU 竞争价格可能有 10 到 20 美元增量的客户空间中,以这种方式制造芯片增加 100 美元是不可行的。

通过这种方法,英特尔可以设计不同的计算单元。有些可能有不同的核心数量和核心类型。这些图块也可以有不同的缓存。缓存占用了图块上的大量区域。拥有一个与设备其余部分具有相对标准接口的计算块意味着英特尔可以在新一代内核或新一代工艺节点上进行创新,然后轻松地将它们集成到现有产品中。

图形单元可以类似地随着时间而修改。

SoC 单元很有趣,因为英特尔表示显示、成像和媒体比 GPU 单元更适合这个单元。英特尔没有说的是,一旦有硬件加速器,或者有可能有四个输出的显示器,那么这不一定需要每一代都改变。将跨越多代的功能引入 SoC 意味着英特尔可以集中精力修改 CPU 和 GPU 块,而无需验证显示功能是否适用于未来 GPU 用作示例的新制程节点。

I/O 扩展块可以是很多东西。除了 Meteor Lake 之外,PCIe 通道、USB 通道等功能可以分解成块然后集成。

这正是英特尔进行成本讨论的地方。如前所述,在分解方面存在税,但英特尔认为它相对较小。

英特尔还认为,通过能够针对不同类型的tile针对不同类型的工艺节点,这将有助于抵消分类税。

英特尔还认为,能够更快地利用新晶体管,也有助于抵消分类税。

我们将在这里很快注意到,这是一个 36 微米的凸块间距。在 25 微米的 Foveros Direct 水平上,这种分解影响会更小。鉴于此,英特尔没有详细说明 Lunar Lake,但其图表显示了 Arrow Lake CPU/GPU tile刷新,同时保留了 SoC 和 I/O tile。Lunar Lake 有所不同,但也许英特尔已经向我们展示了未来。

两年前,我们介绍了 SoC 容器化未来的英特尔方法。就像单体应用如何迁移到微服务一样,英特尔正在从单体芯片转向更小的块。Meteor Lake/Arrow Lake 看起来很像 2020 年IP/SOC Methodology Change时代Multiple Dies的演变。CPU 是它自己的 tile,GPU 是它自己的 tile,但 I/O tile 已被分成两部分。

英特尔讨论的下一个演变是将事物分解为单个 IP。然后它可以制造更小的小芯片。通过这样做,它可以在每个 IP 上更快地进行创新。然后,英特尔的产品组需要采用 IP 块,并根据这些 IP 块为不同的细分市场组合芯片。

也许更有趣的方面不仅仅是英特尔在上面展示的内容,而是更进一步,看看它的集成工作。该公司发布了 UCIe,该行业正迅速受到关注,以促进小芯片生态系统的发展。

这带来的影响是巨大的。对于消费领域,我们是否会看到更多与 CPU 封装的集成,因为通过 I/O tile添加 I/O(例如更高速的网络、人工智能加速或更多?)在英特尔的产品组合中,这是否意味着Dell Core i9 与 HP 或 Lenovo 的 tile 集成了不同的硅片?

不仅限于供应商本身,这对英特尔未来的运营方式有着巨大的影响。转向平铺方法可能意味着英特尔实际上可以制作高度差异化的解决方案。产品经理不必采用基于消费内核的芯片,然后指定 ECC,并为 Xeon E 系列提供速度和内核数量组合,也许可以选择 P-tiles、E-tiles 、AI-tiles、networking tiles、I/O tiles,所有这些都可能不是来自英特尔。这与产品团队过去实际完成的任务截然不同。

对于市场来说,这将带来新的动力。VPN 设备供应商可能能够获得仅为其机器集成的自定义加密小芯片。HPE 和 Dell EMC 服务器可能使用不同类型的 Xeon。也许戴尔酷睿 i7 将不再在华硕酷睿 i7 中工作(这已经发生在AMD PSB上。)对于 I/O 芯片上的加速器是否有市场特定的要求,使芯片像蓝光一样具有特定的区域?

虽然英特尔的 Hot Chips 34 演讲集中在其客户端 Meteor Lake 解决方案上,但更具影响力的含义可能是它对英特尔、业内其他公司和英特尔客户的意义。如果一个真正的小芯片市场发展起来,那么我们获得新创新的速度就会加快。它还可能给我们过去十年或两年所拥有的大部分结构化市场造成混乱。

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如您有兴趣参与,请联系微信105887(备注 Chiplet)

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